【原創】SystemVerilog中的typedef前置聲明方式
- 2021 年 10 月 7 日
- 筆記
SystemVerilog 中，为了是代码简洁、易记，允许用户根据个人需要使用 typedef 自定义数据类型名，常用的使用方法可参见“ define 和 typedef 区别”。但是在 SystemVerilog 引入面向对象编程后，经常会遇到在编写某个类或者类型的定义之前需要先使用对变量进行声明 …
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【原創】如何通過-y和-v使用庫文件
- 2021 年 7 月 24 日
- 筆記
在进行仿真时，经常遇到设计代码中需要调用一些标准的库文件，但是在设计的编译列表 filelist 中却没有相应的库文件，这时为了完成仿真，需要设计人员提供对应的库文件或者库文件所在的路径，然后仿真时将这些库文件或者路径添加到编译命令中，以实现仿真编译的正常进行。这个过程在实际中是通过 ” -y ”和 …
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【原創】SystemVerilog中的多態和虛方法
- 2021 年 7 月 4 日
- 筆記
封装可以隐藏实现细节，使代码模块化，继承可以扩展已经存在的代码模块，目的都是为了代码重用。多态是为了实现接口的重用。在SystemVerilog中，子类和父类之间多个子程序使用同一个名字的现象称为SystemVerilog的“多态（polymorphism）”特征。子类从父类扩展创建之后，子类就继承 …
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