ISSCC 2020: AMD - Chiplets, 把積木玩起來

• 2020 年 2 月 26 日
• 筆記

本文翻譯自EEtimes, 點擊文章左下『閱讀原文』可以跳轉到原文，限於時間跟腦容量，分兩次翻譯，今天翻第一部分，主要講AMD 應用Chiplets 架構的受益。引用某大神在朋友圈發的一句話：『以前以為Chiplet 只是有錢人的樂高，本質上和搭積木並沒啥差別，但這次ISSCC 讓我們看到Chiplet 直接給體系架構和Analog 開出了一片未開墾的處女地！』

今年ISSCC 會議，處理器分會場以AMD 的兩個演講開場，隨後是三星和聯發科關於最新5G 智慧手機晶片的演講，此外還有來自CEA 技術的一個研究項目：proof of concept design, TI 的車載SOC, 以及IBM 最新的Z 系列大型處理器。

由於該會議的主題是電路設計，因此每個供應商都將重點放在其處理器中採用的一個或多個獨特的電路設計方法上。

國際固態電路會議 (ISSCC) 是半導體行業歷史最為悠久的技術會議之一，每年二月舉辦，大會囊括了學術界和業內人士，探討電路設計的最新挑戰。

今年會議涵蓋了廣泛主題，包括鎖相環，低功耗電路，存儲器，SerDes, DSP 和處理器設計等。處理器部分，有行業領頭羊，也有來自科研機構和學術界的項目。每個主題都乾貨滿滿，本文將攫取處理器主題中有趣細節。

AMD Zen 2 and EPYC chiplets

AMD 的兩個演講相互銜接，一個討論了最新EPYC server 處理器中使用的Zen 2 CPU 內核的設計；另一個討論了EPYC chiplets 體系架構，該體系架構使得EPYC 可以在一個插槽中提供64-CPU cores 而不需要大量的die. Chiplet design 使得AMD 將基於三顆die 的模組設計應用於眾多產品和市場。

Zen 2 CPU 演講，講述了使用台積電7nm 製程製造首款x86 處理器所面臨的挑戰。 EPYC server 處理器的設計目標是：使同一插槽中的CPU 內核數量增加一倍，而不超出插槽能承受的功率；此外，每個CPU 核每個周期的指令性能要相對SPECint 2006 提高15％。之前已有許多關於Zen 2 體系結構革新的討論，在ISSCC 演講中，AMD 聚焦於電路設計的挑戰。

AMD 的設計非常模組化，基本模組是CPU Complex (CCX), 每個CCX 有 4個CPU 核，L2 和L3 Caches 及 Infinity Fabric 系統匯流排。基於4 核基本模組，AMD 可以將設計範圍從筆記型電腦電腦（4-8核）擴展到伺服器（最多64核）。儘管Zen 2 增加了三級快取，但CCX 模組從上一代的44 平方毫米縮小到了31.3 平方毫米。

7nm 製程需要更多金屬層，Routing 規則也發生了變化，而且設計從10.5 tracks 切到了6 tracks, 高度變矮驅動變弱，這些都給設計實現帶來了挑戰。但7nm 的漏電更小，面積更小，負載更小—— capacitance-per-cycle 減少了9%。

AMD 使用了多種設計技術，例如時鐘整形，並設計了五種不同的觸發器，這對關鍵的sequential timing loop 很重要。設計人員還將3％ 的功率預算轉移到了組合邏輯上，以獲得更高的性能。通過這些和其他電路優化技術，Zen 2 最高可以跑到4.7 GHz, 可以在更低的電壓下跑到Zen 1 的最高頻率。

AMD 的第二個演講介紹了基於Zen 2 伺服器產品的 Chiplet 策略。 AMD的主要獲益之一是僅TO 3 顆Die ，就可以製造支援多個市場的產品。當晶片分散在整個封裝中時，使用Chiplet 也有散熱上的好處。

AMD 的目標是使每個插槽的性能大幅提升，這使得第二代EPYC 處理器CPU 核的數量增加了一倍，AMD 完成了每2.5 年將性能提高一倍的目標 ( SPECint 2006 ). 新的EPYC 處理器還提高了memory latency. 使用Chiplets, AMD 可以構建64 核伺服器晶片，這在單片晶片解決方案中即不可行也不經濟。

AMD 還通過使用更小的chiplets 來優化成本結構並提高晶片良率。 AMD 將昂貴的7nm 製程用於Core Cache Die (CCD)，並將DRAM 和PCIe 邏輯移至 GlobalFoundries 12nm。每個CCD 由具有四個Zen 2 內核的兩個CCX 模組以及L2 和L3 Cache 組成，其中86％ 的CCX 專用於CPU 和L3 Cache, 每個CCD 都是一個微型SoC，其中包括片上電源管理、Infinity Fabric 系統匯流排、時鐘等。

在所有這些要求下，存在許多挑戰。現在，對於所有CCX 模組，記憶體控制器都集中在單獨的晶片上，新的EPYC 處理器改善了average memory latency. 但是，最佳情況下的Latency 仍然需要關閉CCD 去訪問記憶體，從而，AMD 設計專註於減少Infinity Fabric latency，因此最佳情況下的延遲僅增加了4ns.

由於AMD致力於保持EPYC 封裝的尺寸和引腳排列不變，因此需要close silicon/package 協同設計，因為die 的數量從第一代EPYC 的四個增加到第二代EPYC 的九個，Routing path非常緊，需要在內部CCD Chiplets 下走線，訊號才能到達遠離中央I/O 晶片的 CCD chiplets.

ISSCC 的許多其他演講都以處理器處於重負載狀態時如何補償內部IR-drop 的電路為特色，AMD 有一個 "current shunt - extra current" 電路來補償IR-drop 並調整時鐘頻率。相同的LDO 允許針對單獨的Core 做線性調節，根據每個Core 的運算能力來調整電壓，從而節能。

驢說IC