進軍2nm製程 中科院研發世界首個自對準柵極的疊層垂直納米環柵電晶體

• 2019 年 12 月 10 日
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目前全球最先進的半導體製程已經進入7nm，下一步還要進入5nm、3nm節點，製造難度越來越大，其中電晶體結構的限制至關重要，未來的製程需要新型電晶體。來自中科院的消息稱，中國科學家研發了一種新型垂直納米環柵電晶體，它被視為2nm及以下製程的主要技術候選，意義重大。

從Intel首發22nm FinFET製程之後，全球主要的半導體廠商在22/16/14nm節點開始啟用FinFET鰭式電晶體，一直用到現在的7nm，未來5nm、4nm等節點也會使用FinFET電晶體，但3nm及之後的節點就要變了，三星在去年率先宣布3nm節點改用GAA環繞柵極電晶體。

根據官方所說，基於全新的GAA電晶體結構，三星通過使用納米片設備製造出了MBCFET（Multi-Bridge-Channel FET，多橋-通道場效應管），該技術可以顯著增強電晶體性能，主要取代FinFET電晶體技術。

此外，MBCFET技術還能兼容現有的FinFET製造製程的技術及設備，從而加速製程開發及生產。

前不久三星還公布了3nm製程的具體指標，與現在的7nm製程相比，3nm製程可將核心面積減少45%，功耗降低50%，性能提升35%。

從上面的資訊也可以看出GAA環繞柵極電晶體的重要意義，而中科院微電子所先導中心朱慧瓏研究員及其課題組日前突破的也是這一領域，官方表示他們從2016年起針對相關基礎器件和關鍵製程開展了系統研究，提出並實現了世界上首個具有自對準柵極的疊層垂直納米環柵電晶體（Vertical Sandwich Gate-All-Around FETs或VSAFETs），獲得多項中、美髮明專利授權。

這一研究成果近日發表在國際微電子器件領域的頂級期刊《IEEE Electron Device Letters》上（DOI: 10.1109/LED.2019.2954537）。

左上：STEM頂視圖，用原子層選擇性刻蝕鍺硅的方法製作的直徑為10納米的納米線（左）和厚度為23納米的納米片（右）

右上：具有自對準高k金屬柵的疊層垂直納米環柵電晶體(VSAFETs)的TEM 截面圖（左）及HKMG局部放大圖（右）

下： pVSAFETs器件的結構和I-V特性：器件結構示意圖（左），轉移特性曲線（中）和輸出特性曲線（右）

據介紹，朱慧瓏課題組系統地研發了一種原子層選擇性刻蝕鍺硅的方法，結合多層外延生長技術將此方法用於鍺硅/硅超晶格疊層的選擇性刻蝕，從而精確地控制納米電晶體溝道尺寸和有效柵長；首次研發出了垂直納米環柵電晶體的自對準高k金屬柵後柵製程；其集成製程與主流先進CMOS製程兼容。課題組最終製造出了柵長60納米，納米片厚度20納米的p型VSAFET。原型器件的SS、DIBL和電流開關比（Ion/Ioff）分別為86mV/dec、40mV和1.8×105。