Verilog小總結
- 2020 年 11 月 6 日
- 筆記
Verilog小總結 基礎 assign assign作為一個組合邏輯常用的語句，可認為是將電線連接起來，當然它能做的不 …
Continue ReadingSystem Verilog隨筆（1）
- 2020 年 9 月 26 日
- 筆記
測試文件該怎麼寫？ 首先看一個簡單代碼案例： `timescale 1ns/10ps //1 modu …
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手寫一個簡易的多周期 MIPS CPU
- 2020 年 5 月 15 日
- 筆記
一點前言 多周期 CPU 相比單周期 CPU 以及流水線 CPU 實現來說其實寫起來要麻煩那麼一些，但是相對於流水線 C …
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